基于 TSMC28 nm Cortex-a7core 的數(shù)字 IC 后端實現(xiàn)
項目描述：
項目簡述：項目主要內容是從綜合后的 netlist 開始直至 timing signoff 和 physical signoff。通過這個項目的實踐，主要學習掌握了以下幾方面技能：
1.學習了解 TSMC28 nm 的工藝及項目采用的 metal stack；
2.根據(jù) ARM 提供的 reference floorplan 以及頂層指定的 port 來做 floorplan；
3.學習了解 powerplan 制定的依據(jù)，策略以及 powerplan 的結構；
4.根據(jù) placement 的結果，采取添加 bound/region，設置 group path 等方法來優(yōu)化 timing；
5.設置 cts 相關參數(shù)。比如通過指定 clock inverter，icg 等 cell 類型限制工具做時鐘樹使用的 clock cell；設置target latency 和 target skew 等參數(shù)使得做出來的 tree 更短更平；
6.掌握分段做tree思想做長clock common path，以優(yōu)化timing；
7.根據(jù)時鐘樹綜合結果，學會了利用工具自帶的 clock tree debugger（CTD） 來分析時鐘結構以及時鐘樹質量；
8.學習了解寄生參數(shù) RC 的提取流程，并學會了借助 RC 抽取產生的 short 和 open 文件來定位 short 和 open 的情況；
9.學習熟悉靜態(tài)時序分析 Prime Time 的流程，建立 dmsa flow；掌握在 Prime Time 中修復 setup time，hold time ,max_transition,max_capacitance 等 violation 的修復；
10.學習了解 calibre drc 檢查原理以及 DRC 檢查的流程；從 Innovus 中導出 gds，到把標準單元和 macro 的gds merge 到設計中去，最后基于 foundary 提供的 DRC Rule 進行 DRC 檢查；
11.學習了解物理驗證 LVS 的原理，學習了解在 calibre 中添加 POWER 和 Ground 的 TEXT 的方法，把設計 gds（工具自動根據(jù) GDS 抽出對應的 spice 格式網(wǎng)表）與 v2lvs 產生的 spice 格式的 netlist 進行比對，最后 LVS pass
